1989: Intel presenteert de i860 RISC, de eerste chip met een miljoen transistoren

14 reacties
Inhoudsopgave
  1. 1. Inleiding
  2. 2. Een man en zijn missie
  3. 3. Het team
  4. 4. Op papier
  5. 5. Eén instructie, één klok
  6. 6. Geen kruipende elegantie
  7. 7. Bestaand of zelf ontwikkelen?
  8. 8. Min of meer ongeoorloofd gebruik van gereedschap
  9. 9. Ontwerpen voor testbaarheid
  10. 10. Overleg en nog eens overleg
  11. 11. Een kwestie van timing
  12. 12. Gereedschap stuk
  13. 13. In silicium
  14. 14. De kleine chip gaat naar de markt
  15. 15. De sprong voorwaarts
  16. 14 reacties

Op papier

In de eerste maanden van 1986 verfijnde Kohn zijn ideeën over wat N10 moest inhouden en hoe het allemaal in elkaar zou moeten passen. De chip, zo realiseerde hij zich, zou waarschijnlijk groter worden dan 450 mils aan de zijkant, wat aardig in de richting komt van de huidige i860, die 396 bij 602 mils meet.

Kohn kwam met de eis voor een RISC-kern met snelle integerprestaties, grote geheugens voor instructies en gegevens, en gespecialiseerde schakelingen voor snelle floating-pointberekeningen. Waar de meeste microprocessoren vijf tot tien klokcycli nodig hebben om een floating-pointoperatie uit te voeren, was het doel van Kohn om dat terug te brengen tot één cyclus, met behulp van pipelining. Hij wilde ook een 64bit-databus met 128bit-bus tussen de datacache en het floating-pointgedeelte. Hiermee zou het floating-pointgedeelte geen knelpunten ondervinden bij de toegang tot gegevens. Net als een supercomputer moest de chip vectorbewerkingen en verschillende instructies parallel kunnen uitvoeren.


Sai-Wai Fu.

Fu maakte een schets die korte metten maakte met een van Kohns eerdere ideeën: een datacache verdeeld in vier 128bit-compartimenten om vierwegparallellisme te creëren - vierwegset associatief. Toen Fu zijn plan tekende, realiseerde hij zich echter dat de vierwegsplitsing niet zou werken. Met twee compartimenten zouden de gegevens in een rechte lijn van de cache naar de floatingpoint-unit kunnen lopen, terwijl met vierwegparallellisme honderden draden zouden moeten buigen. Afzien van de vierwegsplitsing zou volgens hem slechts vijf procent aan prestaties kosten, dus werd de voorkeur gegeven aan tweerichtingscache.

Aangezien Fu's schets de chip in acht blokken verdeelde, verdeelden hij en Kohn het team ook in acht groepen van ofwel twee of drie ingenieurs, afhankelijk van de complexiteit van het blok. De groepen begonnen te werken aan logische simulatie en circuitontwerp, terwijl Kohn verder ging met het uitwerken van de architectonische specificaties.

Het stroombudget baarde aanvankelijk veel zorgen. Kohn en Fu hadden geschat dat de chip 4 watt zou moeten verbruiken bij 33 megahertz. Ook de brede bussen waren een bijzonder punt van zorg. De ontwerpers ontdekten dat één geheugencel op de chip een lange transmissielijn aandreef met 1 tot 2 picofarads aan capaciteit. Tegen de tijd dat het zijn bestemming bereikte, bleek het signaal erg zwak en moest het worden versterkt. Het cachegeheugen had ongeveer vijfhonderd versterkers nodig, zo'n tien keer zoveel als een geheugenchip. Ontworpen zoals de meeste statische ram's zouden de versterkers 2,5 watt verbruiken, meer dan de helft van het energiebudget van de chip. Door de sram's te bouwen met circuit-ontwerptechnieken die ontleend waren aan de dynamische ram-technologie, werd dat teruggebracht tot ongeveer 0,5 watt.

0