3D V-NAND: de hoogte in met flash-opslag

14 reacties
Inhoudsopgave
  1. 1. Inleiding
  2. 2. Transistors
  3. 3. Flash programmeren
  4. 4. Uitdagingen
  5. 5. 3D V-NAND
  6. 6. Consequenties
  7. 7. Besproken producten
  8. 8. Reacties

Inleiding

Het belang van flashgeheugen kan nauwelijks overschat worden. Van USB-stick tot smartphone, overal treffen we deze schokvaste en snelle vorm van vaste opslag aan. Nu de verkleining van het productieprocedé tegen de natuurkundige grenzen aanloopt, komen fabrikanten als Samsung met een driedimensionale uitwerking. Hoe werkt dat eigenlijk precies? Dat proberen we je in dit artikel uit te leggen.

Samsungs 850 Pro SSD-serie, enige maanden geleden geïntroduceerd, zette niet alleen een nieuwe benchmark neer op het gebied van snelheid. Ook was het de eerste voor consumenten beschikbare SSD die gebruikmaakt van wat Samsung 3D V-NAND noemt. Dit is, heel simpel gezegd, een vorm van flashgeheugen waarbij de transistors niet in een enkele laag (tweedimensionaal) gerangschikt zijn, maar ook in lagen boven elkaar geplaatst zijn. V-NAND staat dan ook voor ‘vertical NAND’. Dat klinkt als een eenvoudige oplossing, maar feitelijk is dit een technisch hoogstandje van de bovenste plank.

De reden voor de ontwikkeling van 3D flashgeheugen (de versie in de 850 Pro’s is Samsungs tweede generatie) is dat het verkleinen van het productieproces op korte termijn niet meer mogelijk is. Zoals bekend is een groot deel van de vooruitgang in de wereld van halfgeleiderchips gebaseerd op het fenomeen van verkleining van het productieprocedé: kleinere transistors betekenen dat er meer op een wafer passen, waardoor dezelfde hoeveelheid transistors (en dus opslag, of rekenkracht) minder kost. Omgekeerd werkt het ook: voor hetzelfde geld krijg je meer opslag of rekenkracht. Dit is feitelijk wat de Wet van Moore stelt: het aantal transistors in een geïntegreerde schakeling verdubbelt elke twee jaar dankzij deze technologische vooruitgang.

Voor flashgeheugen, dat er in meerdere soorten is maar waarbij we ons hier focussen op het NAND-type, betekent dit dus dat een flashchip bij gelijkblijvende grootte meer capaciteit heeft, naarmate het productieprocedé kleiner wordt. Deze procedés worden tegenwoordig in nanometers aangegeven: 40 nm, 28nm, 22nm, en zo verder. Die aanduiding strookt niet geheel met de realiteit. Het geeft een indicatie van het kleinste onderdeel van het procedé, wat bijvoorbeeld ook de ruimte tussen twee transistors kan zijn. Desalniettemin hebben we het ontegenzeggelijk over zeer kleine afmetingen.

Het verkleinen stelt de halfgeleiderfabrikanten voor steeds grotere uitdagingen én kosteninvesteringen om die te overwinnen. Daarbij zijn twee zaken fundamenteel lastig: in de eerste plaats, hoe fabriceer je het überhaupt en in de tweede plaats, hoe zorg je ervoor dat het blijft werken? Op beide zaken komen we verderop in dit artikel terug. Het aantal bedrijven dat in staat is de kosten voor de overstap naar een nieuw, kleiner productieprocedé op te hoesten, is inmiddels tot een handvol geslonken. Op flashgebied zijn Samsung, Micron, Sandisk/Toshiba en SK Hynix de namen waar het om draait. Welk merk SSD je ook koopt, grote kans dat er flashchips van een van deze vier merken in zit.

Alle zetten in op verkleining van het productieprocedé, maar men weet ook dat daar een einde aan komt. Op een gegeven moment worden transistors zo klein, dat ze uit nog maar enkele atomen bestaan. Op dat punt houden de klassieke natuurkundige wetten op en worden de wetten van de kwantumfysica van toepassing – en die maken voorspelbaar gedrag bijzonder lastig. Dat is een probleem, want je wilt zeker weten dat een bit is weggeschreven: “misschien” is geen antwoord dat je wilt hebben als antwoord op de vraag of je kostbare data is veiliggesteld. Maar ook daarvoor ontstaan er al problemen, waarover verderop meer.

Door allerlei slimme trucs, waaronder ingenieus materiaalgebruik en constructies, lukt het de fabrikanten toch nog om hun productieprocedé te verkleinen. In 2003 voorspelde Intel dat 60 nm de grens was, maar inmiddels heeft het al 14nm transistors in massaproductie. Voor flashgeheugen is Toshiba al op 19nm beland voor massaproductie. In beide gevallen geldt dat formaat zoals gezegd alleen voor de afstand tussen transistors, de transistors zelf zijn marginaal groter. Alle drie de flashfabrikanten werken aan 16nm procedés; voor NAND-transistors lijkt de limiet vooralsnog op zo’n 15nm te liggen. Hoewel voorspelde grenzen dus eerder al werden overschreden, komt het einde van de mogelijkheden van miniaturisatie nu toch echt in zicht. Om die reden werken de bedrijven ook aan alternatieve oplossingen, en Samsung loopt daarmee voorop. Voordat we daarop ingaan, eerst wat over hoe transistors in NAND-geheugen werken en in elkaar steken.


Render van schematische weergave van 3D V-NAND

Transistors

In de basis zijn er maar twee soorten transistors: bipolaire en (unipolaire) veldeffect-transistors. Van het laatste type maakt NAND-geheugen gebruik, om precies te zijn van n-channel MOSFETs (figuur 1). Heel kort door de bocht: NAND-geheugen slaat data op door elektronen op te vangen in een zogenaamde floating gate van zo’n mosfet. Hoe dat in detail werkt, leggen we hieronder uit.

Figuur 1: een schematische weergave van een NAND mosfet. ONO is oxide-nitride-oxide, ook wel Inter Poly Dielectric, een isolerende laag. Het laagje SiO2 ofwel siliciumdioxide is ook een isolerende laag, waar elektronen bij toepassing van een hoge spanning op de control gate doorheen kunnen ‘tunnelen’, naar de floating gate.

Figuur 2: een dwarsdoorsnede van een NAND mosfet. 1: control gate, 2: oxide-nitride-oxide, 3: floating gate, 4: siliciumoxide (tunneling oxide), 5: bitline (substraat)

Het n-channel komen we zo op terug, de afkorting MOSFET zelf staat voor Metal-Oxide-Semiconductor Field-Effect Transistor. Ofwel: een metaal-oxide halfgeleider veldeffect transistor. Een veldeffect transistor is een type transistor met maar één pool. Standaard loopt er dan ook geen stroom door een mosfet. Hij heeft drie aansluitingen: een source, een drain en de gate. Daarnaast dient het substraat als vierde ‘aansluiting’, dat intern verbonden is met de source.

De gate dient om een kanaal te creëren waardoor stroom kan lopen tussen de source en de drain. Dat gebeurt door het elektrische veld van de spanning op de gate te wijzigen. Hoe, daar komen we zo op. Eerst de n-channel: dat is simpelweg een geleidingskanaal tussen source en drain.

In mosfets in NAND-geheugen is de gate elektrisch geïsoleerd, om welke reden het een ‘floating gate’ wordt genoemd. De isolatie van de source en de drain is een dunne laag siliciumoxide. De floating gate wordt aangestuurd door een control gate. Dat is in moderne mosfets onderdeel van dezelfde transistor, maar het kan ook een aparte transistor zijn. Ook met de control gate is er geen directe elektrische verbinding: een laagje oxide-nitride-oxide ofwel ONO, ook wel Inter Poly Dielectric ofwel IPD genaamd (gewoon een ingewikkelde aanduiding voor een slecht geleidend materiaal) zorgt voor een strikte scheiding. De control gate beïnvloedt de floating gate louter via een capacitieve verbinding, een heel zwakke, indirecte elektrische verbinding.

In NAND-geheugen is een hele reeks mosfets met elkaar verbonden in een raster. In één richting zijn ze verbonden via de control gates. Die verbinding noemen we de wordline. Haaks daarop loopt een verbinding via het substraat, de bitline.

Flash programmeren

Nu de basisstructuur geschetst is, kunnen we uitleggen hoe een flash-cel wordt geprogrammeerd. Bekijk hiervoor figuur 3. Dit gebeurt door een relatief hoge spanning te zetten op de wordline (en dus op een rij control gates) – bijvoorbeeld 20 volt. Hierdoor wordt een elektrisch veld gecreëerd, waardoor elektronen kunnen ‘tunnelen’ (zeg maar overspringen) van de bitline, door het silicumoxide, naar de floating gate. Die wordt dus voorzien van een elektrische lading. Wanneer dat proces compleet is en de gate dus negatief geladen is, is de cel geprogrammeerd en wordt het voltage van de wordline weer naar 0 verlaagd.

Omdat de wordline een hele reeks cellen met elkaar verbindt, moet je voorkomen dat al die cellen geprogrammeerd worden met dezelfde data. Dat doe je door tegelijkertijd via de bitline een lagere spanning van 6V te zetten op de naburige cellen; alleen de cel die je wilt programmeren blijft op 0V. Doordat het spanningsverschil tussen 20 en 0 groter is dan tussen 20 en 6, springen de elektronen in het eerste geval wel, en in het tweede geval niet over.

Wissen van een cel gaat omgekeerd: de wordline en dus de control gates wordt op 0V gehouden, terwijl een hoge spanning van 20V op de bitline ervoor zorgt dat de elektronen in de omgekeerde richting bewegen, van de floating gate terug naar de bitline en dus het silicium substraat.

Om een cel uit te lezen wordt de wordline op 0V gehouden, terwijl verschillende voltages worden toegepast op de bitline. Zodra het juiste voltage wordt toegepast, zal de cel gaan geleiden. Een onderdeel met de naam sense amplifier leest op dat moment de lading uit en converteert die naar de corresponderende bitwaarde, in het simpelste geval 0 of 1, maar ook dat kan complexer liggen.

Figuur 3: Heel eenvoudig geschetst is dit hoe de cellen in NAND-geheugen gestructureerd zijn.

Uitdagingen

Het principe van het programmeren van flashgeheugen is altijd hetzelfde, maar er is wel verschil in hoeveel bits er in een cel kunnen worden opgeslagen. Bij single level cell-geheugen (SLC) is dat één bit: 0 of 1. Bij MLC is dat twee bits, wat vier waardes kunnen zijn: 00, 01, 10 of 11. Bij TLC ten slotte zijn dat drie bits, voor deze mogelijke waardes: 000, 001, 010, 011, 100, 101, 110 en 111. Elk van die bitwaardes wordt vertegenwoordigd door een (negatieve) elektrische lading, ofwel een hoeveelheid elektronen. Bij SLC zijn dus twee ladingsniveaus nodig (waarvan één 0 kan zijn), bij MLC zijn dat er al vier en bij TLC zelfs acht. Dat heeft twee belangrijke consequenties, die zwaarder gaan wegen naarmate het productieprocedé kleiner wordt.

In TLC-geheugen moet een cel acht verschillende ladingen kunnen bevatten.

Hoe fysiek groter de transistor, hoe groter de floating gate en hoe meer elektronen die kan opslaan, hoe eenvoudiger het is om in die hoeveelheid te variëren om meerdere niveaus aan te brengen. Hoe kleiner de transistor, hoe kleiner de floating gate, hoe minder elektronen erin passen, hoe moeilijker het is om meerdere goed van elkaar te onderscheiden ladingniveaus aan te brengen. Ook zal duidelijk zijn dat je bij MLC (en nog meer bij TLC) minder speelruimte hebt voor voltagewisselingen. Immers, met dezelfde maximale hoeveelheid elektronen moet je bij TLC acht bitwaardes kunnen representeren, versus twee bij SLC.

Het probleem van de continue productieprocedéverkleining is zoals gezegd tweeledig. In de eerste plaats zorgt het proces waarmee een cel wordt voorzien van een lading voor slijtage. Het hoge voltage waarmee NAND geprogrammeerd moet worden, zorgt ervoor dat de isolatielagen (het ONO en het siliciumoxide) wegslijten, wat in de praktijk betekent dat ze hun isolerende eigenschappen verliezen. Daardoor kunnen elektronen uiteindelijk niet meer wegstromen uit de floating gate, of niet meer terugkeren naar het siliciumsubstraat. Dat zorgt voor een ongewenste verandering van het voltage in de cel en daarmee een foutief opgeslagen bitwaarde. Bij MLC en TLC, waarbij de voltages dichter op elkaar liggen, treedt dat effect significant sneller op – vandaar de lagere levensduur, cq. het kleinere aantal schrijfcycli dat deze typen flash aankunnen. Naarmate deze flashcellen kleiner worden, wordt het effect van slijtage groter: er is immers minder materiaal dat kan slijten.

Naast de slijtage vormt ook de miniaturisering zelf een uitdaging voor de werking. Het verkleinen van de omvang van een flash-cel zorgt ook voor een verkleining van de floating gate, die bij elke stap minder elektronen kan bevatten. Ter illustratie van de dimensies waarover we het hebben; het 15nm NAND-geheugen van Toshiba en Sandisk kan minder dan 20 elektronen per cel opslaan. Dat betekent in het geval van TLC, dat er minder dan 3 elektronen per voltageniveau beschikbaar zijn! Een handvol ontsnapte (weggelekte) elektronen betekent al dat de cel niet meer functioneert, ofwel verkeerde data bevat.

Daarnaast is ook de nabijheid van de cellen een factor. Zoals we al schreven is een essentieel onderdeel van de moderne mosfet in NAND-geheugen dat de control gate door middel van een capacitieve verbinding de floating gate kan beïnvloeden. Als de individuele transistors echter te dicht op elkaar komen te liggen, neemt het risico toe dat naburige cellen elkaar via zo’n capacitieve verbinding gaan storen. Die storing varieert met de spanning die er op een naburige cel staat, dus het is geen constante, waardoor het niet mogelijk is deze storing via een algoritme te compenseren. De enige oplossing is een hoger voltage gebruiken, om de capacitieve geleiding tussen control gate en floating gate tot stand te brengen, waardoor de elektronenstroom door het oxide gaat lopen.

Een simpele analogie is een ruimte waarin diverse mensen aan het spreken zijn. Zolang ze allemaal ver genoeg uit elkaar staan, is het niet lastig om te verstaan wat de persoon zegt bij wie je het dichtstbij staat. Hoe kleiner de ruimte wordt en hoe meer de sprekers dus op elkaar komen te staan, hoe lastiger het wordt om elk daarvan individueel te verstaan. Als ze dan ook nog eens steeds zachter gaan praten, gaat het verhaal helemaal verloren. Zo gaat het ook met NAND-flashgeheugen: hoe dichter de cellen op elkaar zitten, hoe meer ze elkaar beïnvloeden, dus hoe moeilijker het is om een cel uit te lezen of te beschrijven. Dat wordt verder bemoeilijkt door de afnemende omvang van de cel.

De halfgeleiderfabrikanten hebben al heel wat gedaan om deze effecten tegen te gaan, van zogenaamde luchtbarrières tussen de wordlines tegen interferentie tot high K metal gates in plaats van klassieke oxide-nitride-oxide diëlectricums (isolerende lagen), maar het einde is nu echt in zicht. Om de Wet van Moore toch te kunnen blijven volgen en dus de kosten van transistors te blijven reduceren, heeft Samsung een radicale innovatie gedaan: het is met NAND de diepte (of liever gezegd: de hoogte) in gegaan, met vertical-NAND. Hoe zit dat?

3D V-NAND

Samsung is niet de enige fabrikant die werkt aan 3D NAND, maar wel de eerste die het succesvol in de markt heeft geïntroduceerd. Sterker, in de 850 Pro series SSD’s gebruikt het al de tweede generatie van dit geheugen. De andere fabrikanten verkeren nog in een eerder stadium in het proces en daar hebben we dan ook nog geen producten van gezien. Hierdoor kunnen we alleen over Samsungs versie van dit type flashgeheugen wat meer vertellen. Veel details zijn er nog niet en voor dit artikel hebben we ons dan ook deels gebaseerd op voorwerk door andere publicaties, in het bijzonder AnandTech en het blog van Jim Handy, The Memory Guy.

Figuur 4: Samsungs 3D V-NAND met vijf niveaus (van de 32) schematisch weergegeven.

Wat Samsung heeft gedaan met haar 3D NAND is tegelijk eenvoudig en bijzonder ingenieus: het heeft feitelijk de bestaande mosfet-structuur een kwartslag gedraaid en gespiegeld in twee lagen tegen elkaar gezet, waarbij deze constructie verankerd is in een silicum substraat (dat, zoals je je zal herinneren, dient als bitline).

In figuur 4 zie je een schematische weergave van vijf lagen van 3D NAND, gebaseerd op wat Samsung haar TCAT (terabit cell array transistor) structuur noemt. Dit moet je zien als de dwarsdoorsnede van een cilinder, waarbij elke laag één, twee of drie bits kan bevatten, afhankelijk van of het gaat om SLC, MLC of TLC NAND. Samsungs huidige generatie verticaal NAND heeft overigens al 32 van deze lagen (zie figuur 5).

Figuur 5: een röntgenfoto van een dwarsdoorsnede van een aantal 3D cellen in Samsungs V-NAND (via Chipworks).

Wie het schema van de mosfet in figuur 1 goed bestudeerd heeft, ziet één groot verschil in de structuur van Samsungs 3D NAND. Waar in 2D NAND de lading wordt opgeslagen in een floating gate, is die afwezig in Samsungs verticale NAND. Samsung gebruikt in plaats daarvan een ontwerp dat het Charge Trap Flash noemt (CTF) – de lading wordt opgeslagen in een isolator, in dit geval siliciumnitride.

De reden hiervoor ligt in de aard van een floating gate. Deze kan je vergelijken met een emmer, waarin je water bewaart. Voor SLC geheugen heb je twee niveaus: vol en leeg; voor MLC vier niveaus, die elk eenvoudig van elkaar te onderscheiden zijn; voor SLC acht niveaus, die al meer op elkaar lijken. Als er een gat in de emmer zit, is 5/7 zo veranderd in 4/7, bijvoorbeeld. En vroeg of laat is het 0. Dat is ook het geval bij een floating gate: als er een lek zit in het isolerende materiaal (ONO en SiO2), zullen de elektronen ontsnappen. Zoals we beschreven hebben, neemt de kans daarop toe naarmate een flash-cel vaker wordt beschreven en daarmee slijt.

Een CTF heeft hier geen last van: een isolator geleidt nooit, dus wanneer er een ‘gat’ ontstaat, zullen niet alle elektronen ontsnappen – hooguit degene die vlakbij het gat in het isolerend materiaal zitten (de High-K Gate Dielectric in het 3D NAND schema). Doordat CTF niet vatbaar is voor slijtage, is de endurance ofwel slijtvastheid van 3D V-NAND geheugen hoger. Ook vereist CTF naar verluidt niet zulke hoge voltages om van een lading te worden voorzien. De floating gate van 2D NAND heeft zo’n hoog voltage nodig vanwege de relatief dikke laag isolerend materiaal.

Wat hetzelfde is gebleven, is het belang van de capacitieve geleiding tussen de control gate en de charge trap. Door toepassing van een high-K diëlektricum, ofwel een materiaal met een hoge dielektrische constante (K) kan Samsung de lagen binnen het 3D NAND dichter op elkaar stapelen, dan het zou kunnen doen met een traditioneel dïelektricum zoals ONO, dat dikker zou moeten zijn voor hetzelfde effect.

Verder is 3D V-NAND eveneens zeer vergelijkbaar met 2D NAND. Om een cel te programmeren wordt de bitline van die cel op 0V gehouden, terwijl de wordline van een hoger voltage wordt voorzien. Hierdoor springen de elektronen van de bitline over (‘tunnelen’) naar het siliciumnitride van de charge trap (CTF). Dit hebben we in figuur 6 geïllustreerd, waarbij de bolletjes de elektronen zijn.

Figuur 6: schematische weergave van het programmeren van een V-NAND cel. Een hoge spanning op de wordline creëert een tunneleffect waardoor elektronen van de bitline overspringen (tunnelen) naar de charge trap.

Consequenties

Nu duidelijk is hoe 3D NAND werkt en hoe het zich verhoudt tot traditioneel 2D NAND, kunnen we nog kort ingaan op wat de consequenties zijn voor de toekomst. Zoals we nu weten, zijn de twee basisproblemen van 2D flashgeheugen de steeds kleinere celgrootte en de nabijheid ervan. In de praktijk betekent dat een fabricage-uitdaging: de vereiste lithografie om met groottes van luttele nanometers te werken, is extreem moeilijk en foutgevoelig. Daarnaast betekent het een levensduur- en werkingsuitdaging: hoe kleiner het procedé, hoe gevoeliger voor slijtage en storingen. 3D NAND vormt een oplossing hiervoor, maar ook 3D NAND moet kunnen blijven doorschalen. Daar helpt juist die derde dimensie bij.

Door meer lagen verticaal te stapelen, is het probleem van verdere verkleining in elk geval voorlopig uit de wereld: de cellen gaan ‘gewoon’ de hoogte in. Samsung heeft voor haar tweede generatie 3D V-NAND een “ouderwets” 40 nm procedé gebruikt. Daardoor is er meer ruimte tussen geheugencellen en zijn er veel minder problemen met storing. Bovendien kunnen er veel meer elektronen in een cel worden opgeslagen, wat de problemen van lekken reduceert, terwijl het gebruik van een CTF in plaats van een floating gate daar ook een handje bij helpt.

Figuur 7: qua oppervlakte is een cel in Samsungs tweede generatie 3D V-NAND een stuk groter dan bijvoorbeeld een 16nm cel in Microns state-of-the-art 2D NAND.

Hoewel hierdoor een Samsung 3D geheugencel veel groter is dan een 16nm cel van bijvoorbeeld Micron (zie figuur 7), zijn de kosten per cel hierdoor ongeveer gelijk. Het is namelijk veel duurder om een die ofwel een chip met geheugencellen groter te maken, dan om deze dikker te maken. Samsung is van plan om in 2017 al 1Tbit dies te maken; de huidige generatie is 86Gbit groot, dus dat is een verdubbeling elk jaar (256 Gbit in 2015, 512Gbit in 2016). Het interessante is dat Samsung dat wil gaan doen door simpelweg de hoogte in te gaan, en dus niet het procedé voor 3D NAND verder te verkleinen. Het Koreaanse bedrijf heeft al aangegeven dat het dit onder andere wil doen door TLC te gebruiken, dus drie bits per cel op te slaan. Daarnaast blijft natuurlijk de mogelijkheid open om ook 3D V-NAND op een kleiner procedé te maken, wat eenvoudiger zal worden naarmate de techniek volwassener wordt.


Besproken producten

Vergelijk alle producten

Vergelijk  

Product

Prijs

Gold Award Samsung 850 Pro 1TB

Samsung 850 Pro 1TB

  • SSD
  • 1000 GB
  • Serial ATA 600
  • Samsung MEX (S4LN045X01)
  • 550 MB/s
  • 520 MB/s
  • 2.5 inch

362,58 €

1 winkel
Samsung 850 Pro 128GB

Samsung 850 Pro 128GB

  • SSD
  • 128 GB
  • Serial ATA 600
  • Samsung MEX (S4LN045X01)
  • 550 MB/s
  • 470 MB/s
  • 2.5 inch
Niet verkrijgbaar
Gold Award Samsung 850 Pro 256GB

Samsung 850 Pro 256GB

  • SSD
  • 256 GB
  • Serial ATA 600
  • Samsung MEX (S4LN045X01)
  • 550 MB/s
  • 520 MB/s
  • 2.5 inch
Niet verkrijgbaar
Gold Award Samsung 850 Pro 512GB

Samsung 850 Pro 512GB

  • SSD
  • 512 GB
  • Serial ATA 600
  • Samsung MEX (S4LN045X01)
  • 550 MB/s
  • 520 MB/s
  • 2.5 inch

169,00 €

3 winkels
0
*