Frans onderzoeksinstituut maakt CPU met 96 cores dankzij chiplet-3D-stacking

6 reacties

De race naar de krachtigste cpu ooit is in volle gang. Niet alleen chipontwerpers zoals AMD, Intel en Qualcomm zetten zich in ook de meeste rekenkracht in een chip te stoppen - er worden ook minder standaard technieken ingezet. Afgelopen november kwam er bijvoorbeeld een processor voorbij ter grootte van een hele wafer. Een Frans onderzoeksinstituut genaamd CEA-Leti was van mening dat een dergelijke chip niet onder elke omstandigheid handig is, daarom heeft het meer AMD's strategie opgepakt om een cpu met maar liefst 96 cores te maken.

Op de ISSCC 2020 hielden de onderzoekers een presentatie waarin het uitlegde hoe de chip genaamd 'Tsarlet' functioneert. Er is gebruikgemaakt van 6 core-chiplets met elk 16 cores, die via een interposer aan elkaar worden verbonden. Deze interposer huisvest bovendien onderdelen voor externe i/o. De zes chiplets voor de cores hebben een formaat van 22 vierkante millimeter en zijn gemaakt op het 28nm fd-soi-procedé van SDMicroelectronics, de grotere interposer-die van 200 mm2 wordt gefabriceerd op een oudere node van 65 nanometer, om kosten te besparen.

De cores in de core-chips zelf zijn verdeeld in 4 clusters van elk 4 mips-32v1-cores, met elk 16 kibibyte aan L1I- en L1D-cache, of ongeveer 16,4 KB. De L3-cache heeft een capaciteit van 1 MiB per core-complex. Het grootste probleem bij chips die uit meerdere delen en eventueel lagen bestaan is de verbinding tussen de chips, die zo snel mogelijk moet zijn. Tegelijkertijd moet het niet voor torenhoge productiekosten zorgen. Deze chip is voorzien van verbindingen tussen de L2- en L3-cache, die is doorgetrokken via through silicon via's naar de onderliggende chip.

Een belangrijk aspect van dit product is deze custom '3D-interface', dat het '3D-plug' heeft genoemd. Deze interposer-interface heeft twee ontwerpopties, de één is een passieve 2,5D-verbinding bedoeld voor korte afstanden en lage latencies en bevindt zich bij het ontwerp van de gedemonstreerde chip tussen de L1- en L2-cache. De tweede mogelijkheid is een asynchronische versie die rust op 'quasi-delay quasi-delay-insensitive' en geschikt is voor off-die-communicatie. Beide versies werken op 1,2 volt en hebben een doorsnede van 20 micrometer.

Interconnects
Link L1-L2 nearest L1-L2 farthest L2-L3 4-phase L2-L3 2-phase
E-to-E Latency 7.2 ns 44 ns 15.2 ns 15.2
Propagation 4.8 ns/mm 2.9 ns/mm 0.6 ns/mm 0.6 ns/mm
Energy Efficiency 0.29 pJ/bit/mm 0.15 pJ/bit/mm 0.52 pJ/bit/mm 0.52 pJ/bit/mm
3D-plug
Bump Pitc 20 µm
Voltage Swing 1,2 V
Data Rate 1,21 GT/s
Power Efficiency 0,59 pJ/bit
Bandwidth Density 3,0 Tb/s/mm2

Bron: Wikichip

« Vorig bericht Volgend bericht »
0
*